AMD: Die-Shots von Llano und Bulldozer
Auf der Global Technologies Conference 2010 zeigte AMD Die-Shots einer Llano-APU und der auf der Bulldozer-Architektur basierenden Server-CPU Orochi. Ein Wafer mit Llano-Dies wurde ebenfalls präsentiert.
Über AMDs kommende Bulldozer-Generation sind derzeit noch nicht viele Einzelheiten bekannt. Auf der Hot-Chips-Konferenz ließ AMD jedoch erste genauere Informationen verlauten, etwa zu den Modulen des Bulldozers. So besteht jedes Modul aus zwei Integer-Kernen, die sich L2-Cache und FPU teilen - jeder aber nutzt seinen eigenen L1-Daten-Cache und Ausführungseinheiten.
Auf der Global Technologies Conference 2010 enthüllte AMDs Chekib Akrout nun einen Die-Shot von Orochi, einer Server-CPU auf Bulldozer-Basis mit vier Modulen, also acht Integer-Kernen. Wie AMDs John Fruehe bei Xtreme-Systems ausführt, sind auf dem Shot einige Teile wenig überraschend mit Photoshop nachbearbeitet und weichgezeichnet - Intel soll schließlich keine Details erfahren. Zumindest die vier Module sind problemlos erkennbar, welche allerdings unterschiedlich groß sind (vermutlich bewusst verändert). Welche Einheiten sich wo genau befinden, wie groß sie sind usw., das wird sich wohl erst zum Launch des Bulldozers zeigen.
Abgesehen vom Die-Shots eines Orochi ist auch ein Bild einer Llano-APU aufgetaucht. Diese basiert auf der aktuellen K10-Architektur, wird aber im 32-Nanometer-Prozess gefertigt. Vier Kerne sitzen zusammen mit einer flotten DirextX-11-GPU (AMD erhofft sich eine Leistung auf Höhe der Radeon HD 5650!) auf einem Die, L3-Cache wird es vermutlich nicht geben. Der Speichercontroller beherrscht den Umgang mit DDR3, vereinfacht ausgedrückt ähnelt Llano damit einem Athlon II X4 samt IGP.
Quellen: AMD, PC Perspective
Man muss halt schauen, wie sich das entwickelt. Es gibt ja nicht ohne Grund Vektorrechner für spezielle Aufgaben, oder halt spezielle Chips in Superrechnerknoten, die für gewisse Aufgaben dann benutzt werden.
Coprozessoren waren ja mal ne zeit lang richtig angesagt in der CPU-Welt, nur waren sie da noch nicht in den DIE integrierbar, UND es gab halt keine Standarts für, was die Programmierbarkeit doch ziemlich erschwert hat. Mit OpenCL könnte dieser Standart kommen (oder mit DirectCompute für den Performancebereich, muss man einfach mal schauen wie sichs entwickelt, die LAufzeitumgebung seh ich für den HPC Bereich allerdings als Hindernis an, erst zur Laufzeit compilieren ist ja in vielen Bereichen ganz witzig, aber ob sich sowas dort durchsetzen kann bezweifle ich stark)
und 4 lanes x pcix stecker und den rest kriegt man schon voll
von der größe sieht das aber wie 16-24 aus
vergleich intel dieshot
Wenn das so wäre könnte es aber natürlich Vorteile bringen