Neue Technik-Details zum Bulldozer bekannt: AMD veröffentlicht Software Optimization Guide

Mit dem "Software Optimization Guide for AMD Family 15h Processors", also für Bulldozer-Chips, steht seit ein paar Tagen der Leitfaden für Entwickler bereit, wie diese ihre Software an den kommenden Modul-Prozessor anpassen können. Das Dokument verrät einige bekannte, aber auch unbekannte Details zum Bulldozer, wovon wir einige Aspekte aufgreifen:

So bestätigt das Dokument die bisher genannten und gehandelten Cache-Größen: Der L3-Cache, welchen sich alle Module (AMD spricht korrekterweise von Compute Units) teilen, fasst bis zu 8 MiByte. Pro Modul teilen sich die beiden Integer-Einheiten den L2-Cache (mit gestiegener Latenz gegenüber dem Phenom II), dieser fasst 2 MiByte - und den L1-Daten-Cache (16 KiByte), welcher deutlich kleiner ausfällt als der des Phenom II (64 KiByte, siehe Family 10h AMD Phenom II Processor Product Data Sheet), dafür aber vierfach assoziativ statt zwei assoziativ angebunden ist. Damit wechselt AMD hier zu einem "mostly inclusive" Design, ähnlich wie Intel. Der L1-Instruktion-Cache fasst die bekannten 64 KiByte. Allerdings kann eine Cache-Line direkt vom L3 in den L1D geschoben werden, daher ist das Design nicht komplett inklusive. Intel führte mit dem Core 2 die sogenannte "Macro-Op Fusion" ein, AMDs "Branch Fusion" sieht sehr ähnlich aus - das könnte dem Bulldozer einen Vorteil gegenüber dem Phenom II verschaffen. Die Sprungvorhersage samt dem Branch Target Buffer (BTB) wurde massiv verbessert, der BTB ist weit mehr als doppelt so groß (L1: 512 Einträge, L2: 5x 1.024 Einträge statt wie beim Phenom II noch 2.048 L1-Einträge) wie bei vorherigen CPUs.

Das (Integer-)Design des Bulldozers ist nun wie bei Intel vierfach superskalar, statt wie bisher nur dreifach. Ein Rechenkern kann via Scheduler daher pro Takt vier Operationen starten, ein Modul ergo acht (wobei dies ein theoretischer Wert ist). Die Flex-FPU genannte Gleitkomma-Einheit, welche sich aus zwei 128-Bit-FMAC-Einheiten zusammensetzt (oder 1x 256 Bit für u.a. AVX), kann mit jedem Takt neu verteilt werden - das ist sehr interessant. Damit kann ein Integer-Kern in Zusammenarbeit mit der FPU bei jedem Takt vier Gleitkomma-Befehle (einfache Genauigkeit) abarbeiten, was die Leistung gerade in Spielen drastisch steigern sollte - sofern der andere Integer- Kern die FPU gerade nicht benötigt wohlgemerkt. AMD spricht von einer verdoppelten FPU-Leistung gegenüber vorherigen Prozessoren. Davon ab bringt der Bulldozer AES (Advanced Encryption Standard ), AVX (Advanced Vector Extensions) sowie FMAC (Fused Multiply-Accumulate) mit sich - auch bekannt als FMA4 (Fused Multiply-Add), welches Intel erst mit dem Sandy-Bridge-Nachfolger Haswell einführen wird.

Das komplette, 358-seitige Dokument finden Sie zum Download als Quellen-Link. Sollten Sie interessante Punkte entdecken, nutzen Sie die Kommentarfunktion - wir sind auch noch am Lesen.

Quelle: AMD

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Hintergrund Desktop-Bulldozer (Zambezi)
Der im 32-nm-Prozess gefertigte Bulldozer setzt auf sogenannte Module mit vierfach superskalarem Design. Ein solches Modul, also eine Compute Unit, beinhaltet zwei (Integer-)Kerne, diese teilen sich unter anderem den 2 MiByte großen L2-Cache und die "Flex FPU" genannte, mächtige Gleitkommaeinheit. Ein Modul ist laut AMD schneller als ein Zweikerner mit K10-Architektur. Alle Module, bis zu vier beim Orochi-Die (Zambezi für Desktop und Valencia für Server), greifen auf 4 bis 8 MiByte L3-Cache zu - je nach Ausbaustufe werden die Versionen von AMD mit einer TDP mit 95 bis 125 Watt eingestuft. Ein Modul erreicht laut AMD 80 Prozent der Leistung eines (fiktiven) Bulldozer-Dualcores. Auf dem Financial Analyst Day 2010 gab AMD bekannt, dass Bulldozer selbst bei Auslastung aller Kerne per Turbocore bis zu 500 MHz hochtaktet. Zum Vergleich: Ein Phenom II X6 1090T legt nur bei drei von sechs Kernen die gleiche Frequenz oben auf, ein Core i7-870 bei Auslastung aller Kerne mit 233 MHz nicht mal die Hälfte. AMDs John Fruehe sagte zudem, mit weniger Kernen könne es gar mehr sein.

Die ISSCC 2011 verriet AMD zudem, dass ein Modul 213 Millionen Transistoren auf 30,1 mm² fasst, das Design ist für 0,8 bis 1,3 Volt ausgelegt. AMD spricht davon, dass ein 8-kerniger Bulldozer weniger Die-Fläche verbraucht als ein Thuban (346 mm²), Hans de Vries von Chip-Architekt schätzt derzeit (Ende Februar 2010) 292 mm². Das Bulldozer-Design soll 3,5 GHz und mehr erreichen, inklusive Turbocore - allerdings ist es von Haus hochtaktend ausgelegt, die Frequenzen lassen sich also nicht direkt mit einem Phenom II vergleichen. Auch sagt der hohe Takt nicht zwingend etwas über den Stromverbrauch des Designs aus. Der Cache bzw. die CPU-Northbridge des Bulldozer läuft mit 1,1 Volt und erreicht 2,4 GHz und unterstützt bis zu DDR3-1866 - ein Phenom II kommt auf nur 2,0 GHz und DDR3-1333. All diese Informationen sprechen zusammen mit der neuen, teils sehr mächtigen FPU für eine massiv gesteigerte Pro-Takt-Leistung gegenüber dem Phenom II. Der Bulldozer mit seinem innovativen Modul-Aufbau wird für das zweite Quartal 2011 erwartet und setzt den neuen Sockel AM3+für volle Kompatibilität zwingend voraus.

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Mit dem "Software Optimization Guide for AMD Family 15h Processors", also für Bulldozer-Chips, steht der passende Leitfaden für Entwickler bereit, wie diese ihre Software an den kommenden Modul-Prozessor anpassen können.

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