ULLtra-DIMM: Bis zu 12,8 Terabyte Flashspeicher im RAM-Gewand
Die beiden Unternehmen Smart Storage Systems und Diablo Technologies haben die ULLtra-DIMM getaufte Datenspeicherlösung vorgestellt. Das Ultra-Low Latency Dual in-Line Memory Module stellt praktisch eine SSD in RAM-Modul-Bauweise dar, der in den DDR3-Bänken verbaut wird. Über das entsprechende Speicherinterface sollen Latenzen drastisch verringert und kostengünstigere Server-Lösungen realisiert werden.
Erst kamen SSDs mit gewöhnlicher SATA-Anbindung, dann die performanteren PCI-Express-Modelle und nun Flashspeicher im RAM-Gewand. Smart Storage Systems und Diablo Technologies haben jüngst die ULLtra-DIMMs vorgestellt, ausgeschrieben Ultra-Low Latency Dual in-Line Memory Module. Dabei handelt es sich um Flashspeicher, der auf Riegel aufgelötet und in gewöhnliche DDR3-RAM-Bänke eingesetzt wird. Die MLC-Chips stammen von SSS' Mutterkonzern Sandisk im 19-nm-Verfahren. Betont werden muss hier, dass es sich nicht um Arbeits-, sondern um Massenspeicher handelt.
Über das eigentliche DDR3-Interface sollen die Latenzen deutlich geringer ausfallen, genannt werden 150 (Lesen) respektive bis zu 5 Mikrosekunden (Schreiben). Die sequentiellen Geschwindigkeiten belaufen sich auf 1.000 beziehungsweise 760 MB/s. Somit sind die ULLtra-DIMMs bei größeren Datenmengen auch schneller als bisherige PCI-Express-2.0-Lösungen an zwei Lanes. Die Random-Zugriffe fallen bei 150.000/65.000 IOPS (Lesen/Schreiben) nicht ganz so hoch aus. Angaben zu den verbauten Controllern sowie der Leistungsaufnahme werden im Übrigen keine gemacht. Pro Riegel werden 200 oder 400 GByte verbaut, wobei auch hier die Preise unbekannt bleiben. Je nach System (z. B. mit einem 8-CPU-Sockelsystem) lassen sich bis zu 12,8 Terabyte an ULLtra-DIMM verbauen.
Als Einsatzgebiet nennt Smart Storage Systems vor allem große Datenbanken, bei denen die Daten durch das Speicherinterface nicht mehr auf einer "externen" Festplatte zwischengespeichert werden müssten. Auch profitiert der sogenannte Hochfrequenzhandel stark von den niedrigeren Latenzen. Für Endkunden müssten hingegen vor allem die Random-Zugriffsraten steigern, um gegenüber den bisherigen Lösungen interessant zu werden. Fernab dessen dürften die Preise noch eine große Rolle spielen.
Quelle: Smart Storage Systems, Diablo Technologies
Also ich nicht, und ich kenne so manche. Wobei einem selbst das oft nicht weiter hilft. Wenn man nicht weiß, was ein Register macht, und wie man es GENAU zu konfigurieren hat, dann tut sich halt irgendwas...
Und Intel hält bzgl solchen Sachen die Klappe... Da musste nachbohren wie noch was, bis du mal ne Antwort bekommst...
Aber kannst du z.B. das Verhältnis aus Haupt- und ALU-Takt in einem 1. Gen Netburst von 2 auf 1 ändern? Kannst du den rechts und den links drehenen Ringbus ihre Funktion tauschen lassen? Kannst du die Pin-Belegung des PCIe-Interface tauschen? Kannst du, ohne Lötkolben, den primären Taktgeber deaktivieren und einen anderen nutzen? Kannst du ein DDR-Interface mit einem Datum pro Takt betreiben? Kannst du einen 3770K einen x1 Multiplikator für CPU/Referenztakt verpassen?
DAS ist Hardware.
Und z.B. die Speicherung der aktiven Latenzen eines RAM-Moduls werden mit hoher Sicherheit auch nicht im von Software beeinflussbaren Cache zwischengespeichert, sondern in Flip-Flops im Controller selbst. Und wenn es davon nur 8 oder 6 gibt, was für die DDR3 Specs vollkommen ausreicht, dann können sich die Programmierer der Welt noch so kreativ auf den Kopf stellen: Das BIOS wir in ein 8 Bit-Register keine 1000 eintragen können.
Und bzgl. BIOS. Nur weil DU und ICH etwas im BIOS nicht einstellen können, heist das noch lange nicht, das man es nicht konfigurieren kann
Genau das macht ja eben das BIOS. Du kannst wenn du lustig bist auch die Nummerierung der CPU-Cores ändern usw. Sofern du halt aufs BIOS direkt zugreifen kannst.
CPUs sind heutzutage ziemlich flexibel, der "normale" Nutzer bekommt davon nur halt ziemlich wenig zu sehen.
Und sagen wir mal so, in öffentlich zugänglichen Guides steht nicht alles drin. Ganz im Gegenteil! Ich weiß jetzt nicht genau, wie es bei den "stinknormalen" CPUs aussieht, die sowas Unterstützen (btw. müsste wohl IB-EX sein, soweit ich das verstanden habe), aber ich gehe mal stark davon aus, das Intel das überall recht ähnlich macht, und dann habe ich sehr driftige Gründe anzunehmen, dass das dort genauso läuft. Mehr kann und will ich dazu nicht sagen.
Kannste z.B. die PCI-E Paketgröße an Consumerboards einstellen?
Aber es geht hier auch gar nicht darum, was normale BIOSe können. Ein spezielles BIOS sollte kein Problem sein.
Die Frage ist: Was können normale Speichercontroller? Denn da wird es keinen speziellen geben. Und Konfigurationsmöglichkeiten, die selbst auf sehr extremen Boards nicht zur Verfügung stehen, sind z.T. eben schlichtweg nicht existent.
Ich würde erwarten, dass das Interface an sich eben nicht niedrig getacktet ist, sondern relativ schnell läuft, um eben die Latenzen niedrig zu halten. Dafür brauchts dann halt genug Logik im Brückenchip, aber das sollte kein Problem sein.
Es kommt also ganz darauf an, wie die Bestückung der einzelnen CPUs ist, um zu wissen wo wie der Speicher gemapped wird.
Adressraum ist (Low-Level-)Software. Die muss über die Bestückung der CPUs nur die genannten Parameter wissen: Größe, ggf. Geschwindigkeit (bei SMP eher: Geschwindigkeit der Verbindung bis dahin). Also alles Dinge, die softwareseitig des Speichercontrollers laufen, nicht auf der Speicherseite des Channels.
Irgendwie muss es ja geben. Das Zeug gibt es ja auch bald zu kaufen, bzw halt Demos davon
In aller Regel sind es gerade Consumer-/OC-Boards, die die Änderung von so ziemlich jedem Detail erlauben, in dem man vielleicht noch eine Spezifikation nicht überrschritten hat
Kannste z.B. die PCI-E Paketgröße an Consumerboards einstellen?
Kannste RAM-Mirrowing betreiben?
alles was I/O anbelangt, sind Serverboards recht gut ausgestattet, und Consumerboards eher weniger. Was Serverboads nicht können sind Spannungen anpassen und TAktraten, das liegt aber eher an den CPUs, denn daran das man es nicht machen könnte von Seiten der Hersteller.
Touché
Wäre aber arg peinlich, wenn man Speicher mit extrem niedrigen Latenzen verkauft - und diese dann nur in einigen wenigen Situationen geboten werden.
Die Latenzen sind doch sehr niedrig. Der Wechsel aus einem Speicherbereich in einen anderen dauert halt etwas länger. Das haste aber bei DRAM an sich auch. Die Hacken an dem System werden die Leute schon selbst herausfinden, die muss man einem nicht noch auf die Nase binden
So kurz sind die Schreibzyklen bei den hier einzustellenden Taktraten und Latenzen nicht. Vor allem aber erfordert dies einen permanenten Software-Overhead, denn einen Speicherzugriff zurückstellen und stattdessen erstmal ein spezielles Datum schreiben und dann den Zugriff doch durchführen - dass kann der Speichercontroller der CPU definitiv nicht in Eigenregie.
Ich würde erwarten, dass das Interface an sich eben nicht niedrig getacktet ist, sondern relativ schnell läuft, um eben die Latenzen niedrig zu halten. Dafür brauchts dann halt genug Logik im Brückenchip, aber das sollte kein Problem sein.
In SMP-Systemen reicht es, den Speicher CPU-weise zu verwalten, im Worst Case pro Controller. Aber ich habe keinen Grund, einem Controller Anweisungen geben zu müssen/können, wie er die Speicherbänke seines Kanals zu sortieren hat. Auch deine anderen genannten Aufgaben greifen letztlich nur einen XY MB großen RAM mit Geschwindigkeit ZA an Controller AB zu. Wie der physisch organisiert ist, ist alleiniges Problem des Controllers.
Es kommt also ganz darauf an, wie die Bestückung der einzelnen CPUs ist, um zu wissen wo wie der Speicher gemapped wird.