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      • Von ruyven_macaran Trockeneisprofi (m/w)
        Wenn man schon drauf eingeht, kann man es schon genau nennen. Schließlich ist es nicht jedem klar, dass es "64 Bit x86 CPUs" nur mit 36, 40 und 48 Bit Addressierung gibt
        +30%, wenn man obige Zahlen heranzieht
      • Von Skysnake Lötkolbengott/-göttin
        Dann halt 48 Bit das ist doch fast das selbe halt weder 32 noch 64 bit

        Es ist aber nen guter! Richtwert. Die Ansteuerlogik usw. sollte nur noch ein paar % ausmachen. Der Großteil ist schon wirklich das was man für den SRAM an und für sich braucht.
      • Von ruyven_macaran Trockeneisprofi (m/w)
        Das "S" steht für "static"
        Aber unabhängig davon braucht man für einen arbeitenden Cache ja mehr Transistoren, als nur die einzelnen Zellen.

        Die physische Addressbreite liegt bei allen derzeit verfügbaren x86-64 bei 48 Bit.
      • Von Skysnake Lötkolbengott/-göttin
        Jede SRAM-Zelle (Bit) sind immer 6 Transistoren. Deswegen heißt es ja auch SRAM von six

        Zitat von ruyven_macaran
        Nicht zwingend. Wenn Intel die 8 Gb zusammenhängend verwalten möchte, müssten sie mit min. 33 Bit Speicheraddressierung arbeiten - aber nicht annäherend mit 64 und bei sovielen Kernen wäre es auch durchaus denkbar, dass eine segmentierte Verwaltung genutzt wird, weil eh nicht mit >4 GB für einen Thread zu rechnen ist. Unabhängig davon macht die Speicherverwaltung keine Aussage über die Fähigkeit der Recheneinheiten. (die SIMDs, die die Hauptlast tragen, sind aber definitiv 64 Bit tauglich - schließlich will Intel hohe DP-Leistungen erbringen. Aber die reine Fähigkeit, auch 64 Bit berechnen zu können, macht ja noch keinen 64 Bit Prozessor - sonst wären die seit dem 8087 auf dem Markt)
        Klar wird das Ding 64Bit tauglich sein.... Was für ne Frage Wenn nicht, könnten Sie das Ding gleich wieder einpacken, da so was nicht mehr in heutigen Servern einsetzbar ist. Schon gar nicht mehr in dem Bereich auf den es abziehlt: HPC

        Wird aber halt wie bei den CPUs wohl "nur" 64Bit virtuell, 40Bit physisch sein. Das reicht aber auch aus. Selbst SB-E und Westemere-EX haben meines wissens noch 40Bit physikalische Adressbreite
      • Von ruyven_macaran Trockeneisprofi (m/w)
        47 Millionen sinds afaik (aber schon inklusive einem deutlich leistungsfähigeren FSB - und den könnte man ggf. gut gebrauchen).
        L2 brauchst du beim P1 aber zusätzlich. Keine Ahnung, wieviel der hier belegt - die 2 MiB L3 des Gallatin hatten 123 Mio. Transistoren. Wenn das beim Atom nicht effizienter ist, hat der Kern selbst nur rund 16 Millionen, davon weitere 3 für den größeren L1 und eine unbekannte für die SSE3-SIMD (SSE1 hat von Deschutes zu Katmai 2 Millionen gekostet, aber seitdem kam viel dazu). Im Gegenzug ist er aber Dualthread fähig, kann also die Arbeit von zwei P5 Kernen machen. Da bleibt am Ende kein großer Unterschied mehr.
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