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Games World
      • Von Superwip Lötkolbengott/-göttin
        Die Kupferkanäle tragen auch zur Wärmeableitung bei.

        Alles in allem muss man aber sagen, dass die Technologie mittelfristig nur für Chips interressant ist, die eine relativ geringe Abwärme produzieren (z.B. eben Speicher) und auch die Anzahl der Chips auf dem Stapel ist recht begrenzt.

        Dieses Stapeln von Chips ist nicht unbedingt neu, schon seit einigen Jahren werden vor allem mobile SoCs in Smartphones usw. auf DRAM Chips gestapelt, vor allem Samsung fertigt auch gestapelte DDR3 Chips, soweit ich weiß basieren alle aktuellen 16GiB und 32GiB RAM Riegel auf dieser Technik.

        Natürlich gibt es einen Unterschied zwischen Chips, die einfach nur aufeinander geklebt wurden und Chips, die auch durchkontaktiert sind, letzteres ist tatsächlich ziemlich neu.


        Für gestapelte High-End CPUs usw. braucht man aber tatsächlich völlig neue Kühltechnologien und auch die Stromversorgung ist kompliziert. Vor allem IBM verfolgt hier die Ansätze den Chip über integrierte Mikrokanäle mit Wasser oder Flüssigmetall zu kühlen; letzteres könnte auch als Leiterbahn eingesetzt werden. Flüssigmetall ist aber nicht einfach zu handhaben, auch das Wasser müsste zumindest sehr sauber gehalten werden, damit die Mikrokanäle nicht verstopfen; außerdem ist es natürlich nicht so einfach solche Kanäle in den Chip zu integrieren, auch die Korrosion ist ein erhebliches Problem. Daher ist es fraglich, wann diese Technologie auf den Markt kommt, anfangs jedenfalls vermutlich nur in HPC CPUs.
      • Von MG42 Software-Overclocker(in)
        So ein HighEnd-CPU-GPU-(Riesen)L4-Cache-Sandwich wär doch was feines als APU (natürlich wär ein flottes Quadchannel 64bit DDR3 (oder DDR4) SI (~256bit) für ne schnelle Bandbreitenhungrige GPU notwendig). Nur noch eine gescheite Kühlung und Voila...
      • Von ruyven_macaran Trockeneisprofi (m/w)
        Zitat von Mischu
        So in der Art stelle ich mir das auch vor^^ Stellt sich die Frage, ob das "DIE-Bündel"- in sich die Wärme gut genug leitet, oder ob sich das Prinzip nur für Chips eignet, die wenig Abwärme/Verlustleistung produzieren, und nicht für High-End-CPU's in aktueller Bauweise. Oder es werden Chip-Bestandteile, die wenig Abwärme produzieren, nach unten gepackt, und die zu kühlenden Hitzköpfe nach oben. Wobei ich nicht weiß, wie die Hitzeentwicklung von z.B. Cache-Bausteinen im Vergleich zu Recheneinheiten ausfällt.


        Cacher zeugt extrem wenig Wärme. Das beste Beispiel sind immer noch Intels Northwood C und Gallatin Kerne. Beide von den Recheineinheiten her identisch, aber letzterer hat zusätzlich 2 MB 3rd lvl Cache - und damit mehr als dreimal so viele Transistoren. Die TDP stieg aber gerade einmal von 82 auf 92 W. Die Wärmeleitung ist auch kein so großes Problem bei einfachen Stacks - kristallines Silizium ist ein relativ guter Wärmeleiter und zwischen beiden kann man relativ viel Lot unterbringen. Aber wenn man das ganze für CPUs verwenden will, bleibt unterm Strich trotzdem ganz einfach das Problem, dass der gleiche Wärmeumsatz nun auf 1/2, 1/3 oder 1/4 der Fläche abgeführt werden muss. IBM hat da schon mal mit ins Silizium integrierten Mikro-Wasserkanälen experimentiert, aber bis auf weiteres haben es nur Kühlungsunproblematische Speicherchips auf den Markt geschafft.
        (imho macht mehr auch erstmal keinen Sinn. Zumindest Intel hat ja offensichtlich exzellente Yieldraten und sieht, wie die getrennte Fertigung für Einsteigermodelle zeigt, die Limitierung bei den CPU-Preisen vorerst in der benötigten Gesamt-DIE-Fläche. Und die steigt für TSV-Designs bei gleicher Transistorzahl.)
      • Von PCTom Sysprofile-User(in)
        wird doch langsam
      • Von Mischu Komplett-PC-Aufrüster(in)
        Zitat von dawud
        Was ich bei dieser Technik nicht ganz verstehe,ist wie die Temperatur effizient abgeführt wird ?
        Genau genommen ,ist das wirlich nichts anderes, als zwischen, z.B. 3 DIE´s 2 Brücken zu erstellen die diese Stapelweise (stacking) verbinden.

        [DIE 1]->[horizontale Kupferbrücke]->[DIE 2]->[horizontale Kupferbrücke]->[DIE 3]..usw.

        Wenn ich das richtig sehe, müsste doch die DIE in der Mitte gewaltig Probleme bekommen was die Abfuhr von Hitze betrifft, da diese ja noch zusätzlich von ihren Nachbarn (oben/unten) beheitzt wird..?!?
        Oder verstehe ich das etwas komplett falsch..
        So in der Art stelle ich mir das auch vor^^ Stellt sich die Frage, ob das "DIE-Bündel"- in sich die Wärme gut genug leitet, oder ob sich das Prinzip nur für Chips eignet, die wenig Abwärme/Verlustleistung produzieren, und nicht für High-End-CPU's in aktueller Bauweise. Oder es werden Chip-Bestandteile, die wenig Abwärme produzieren, nach unten gepackt, und die zu kühlenden Hitzköpfe nach oben. Wobei ich nicht weiß, wie die Hitzeentwicklung von z.B. Cache-Bausteinen im Vergleich zu Recheneinheiten ausfällt.
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Neue Technologien
Halbleiterfertigung
Mit der Installation von TSV-Anlagen hat in der Fab 8 der erste Schritt zur Produktion von Stacked-Chips begonnen.
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28.04.2012
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