Ivy Bridge E: CPU-Flaggschiff mit bis zu 15 Kernen - weitere Details [Quelle: Siehe Bildergalerie]
Der US-amerikanische Chip-Hersteller Intel hat über die MMDS-Datenbank neue Informationen unter anderem zu den Ivy-Bridge-E-Prozessoren veröffentlicht. Hier wird es drei unterschiedliche Dies mit sechs, zehn und 15 Kernen geben. Damit bewahrheiten sich frühere Gerüchte, welche von CPUs mit 15 Kernen und 30 Threads sprachen. Die EX-Serie tritt in die Fußstapfen von Westmere-EX - hier waren das Maximum zehn Kerne und 20 Threads. Beim Sockel kommt LGA 2011 - und nicht wie beim Vorgänger Sockel 1567 - zum Einsatz.
Kleinere Version wären dann eine CPU mit zehn Kernen und 20 Threads - mit ähnlichen Spezifikationen wie Westmere-EX also. Zum Einsatz wird hier vermutlich ein Die mit 15 Kernen kommen, bei dem Recheneinheiten deaktiviert sind. Ein weiter abgespecktes Modell verfügt über sechs Kerne und zwölf Threads - hier wird aller Voraussicht nach ein eigenes Die verwendet. Was das aber für den Desktop-Markt bedeutet, ist nicht bekannt; hier bleibt uns wohl nur Abwarten übrig. Alle weiteren Informationen zu Intel gibt es auf unserer Themenseite.
Quelle: Intel
Ich weiß nicht, was draus geworden ist - aber eigentlich sollten die SB-E? Chipsätze eine zweite CPU über "PCIe x4" kontaktieren können, um den Laufwerkszugriff zu beschleunigen. Das würde ich mal mit 95% Sicherheit als Dual-DMI-Fähigkeit einstufen. Und da DMI, bis auf ein paar zusätzliche Ansteuerungsdaten eine PCIe-Verbindung ist (auf Controllerebene also 100% PCIe), würde ich selbst eine dreifach-Verbindung für möglich halten, wenn man keine weiteren PCIe-Lanes im System braucht. (und wenn man PCIe-Lanes brauchen sollte, wäre es wiederum irrational, welche für zusätzliche Chipsätze zu opfern)
Betonung liegt auf SOLLTE...
Bei SB-E SOLLTE so einiges machbar sein/gehen, die Realität sieht bei den Multisockel-Systemen aber ein bischen anders aus...
Ich geh jetzt da nicht ins Detail, da 99,99999% der Nutzer eh nie davon etas mitbekommen werden, aber es gibt einige Einschränkungen an diversen Stellen... Mehr kann ich dazu aber nicht sagen.
Man kann alle Pins für alles missbrauchen und die Datenpins werden auch im fraglichen Spannungsbereich liegen, um ganz schlimme Folgen bei Fehleinsetzung zu verhindern. Aber Intel hat in der Vergangenheit schon dann einen mechanisch inkompatiblen Sockel eingeführt, wenn eine CPU in bisherigen Boards einen Teil ihrer Stromsparmöglichkeiten oder eine Displayansteuerung zu wenig hätte nutzen können. Dass die einen QPI-Controller an PCIe-Pins hängen, wage ich sehr stark zu bezweifeln.
Sollten sie tatsächlich 8way auf So2011 realisieren wollen, dann würde ich auf eine PCIe-basierte Verbindung tippen. Entweder mit einem zwischengeschalteten Chip oder, wahrscheinlicher, mit modifizierten Controllern die auch ohne Root/Client-Schema eine Verbindung herstellen können (und ggf. gleich noch ein paar Latenzen streichen, schließlich muss bei einer Intel-Intel-Verbindung nicht jede Enventualität berücksichtigt werden)
Derartige CPUs könnten dann wahlweise als z.B. 2 QPI / 2 PEG / 1x8 arbeiten oder 2 QPI + 2x16interconnect / 1x8. Bislang ist es ja auch nicht gerade üblich, viele CPUs UND viele GPUs zu verbauen, d.h. freie PCIe-Lanes brauchen 8way taugliche CPUs nur verringertem Maße.
Im Vergleich zu So1567 ist ja schon 4way ein Rückschritt...
SB-EP hat 2 QPIs, zudem weisen die So1567 Chipsätze ihrerseits zwei Stück auf. In einem 8way System ergeben sich so zwar keine direkteren Verbindungen, aber wenn du es geschickt verschaltest hast du bei 2-Hop-Verbindungen eine Alternativroute über den Chipsatz zur Auswahl, was Bandbreitenengpässe kompensieren könnte. Mit SB-EP alles nicht möglich.
Ich weiß nicht, was draus geworden ist - aber eigentlich sollten die SB-E? Chipsätze eine zweite CPU über "PCIe x4" kontaktieren können, um den Laufwerkszugriff zu beschleunigen. Das würde ich mal mit 95% Sicherheit als Dual-DMI-Fähigkeit einstufen. Und da DMI, bis auf ein paar zusätzliche Ansteuerungsdaten eine PCIe-Verbindung ist (auf Controllerebene also 100% PCIe), würde ich selbst eine dreifach-Verbindung für möglich halten, wenn man keine weiteren PCIe-Lanes im System braucht. (und wenn man PCIe-Lanes brauchen sollte, wäre es wiederum irrational, welche für zusätzliche Chipsätze zu opfern)
Da ist auch von 3 QPI-Ports die Rede. Das scheint aber falsch zu sein, oder zumindest gibt es aktuell nur solche mit 2 QPI-Ports. Müsste man nochmal in das Whitepaper von Intel rein schauen, sofern die das öffentlich zugänglich haben.
Ansonsten zu deiner Frage mit der Anbindung vom Chipsatz. Bei Westmere-EX war es ja noch so, dass der Chipsatz PCI-E bereitgestellt hat. Das fällt nun weg. Man braucht die Chipsatzanbindung aber noch immer für den restlichen I/O, und das ist wichtig bei solchen Maschinen. Man nutzt 8S Systeme nicht aus Spaß, sondern weil man sehr große Shared Memory Systeme braucht, oder eben extrem I/O Intensive große Tasks hat. Und genau da kommen wir eben in die Sackgasse mit dem Chipsatz bei SB. Wenn man die Platten nicht per PCI-E Anbindet, was dann aber wiederum bedeutet, dass JEDE CPU ihre eigenen Platten hat, was dann auch kein Unterschied zu "jede CPU hat ihren eigenen Chipsatz macht", wirds halt problematisch. Man will ja durchaus, dass der I/O so flexibel wie möglich erfolgen kann, um die QPI-Ports nicht unnötig mit schlichtem I/O Traffic zu verstopfen...
Also kurz um, ja man will möglichst einen zentralen Chipsatz für I/O haben, geht da dann aber auch wieder Kompromisse ein.
Wie gesagt, die Systeme sind für sehr sehr große Probleme gedacht, die extrem I/O Intensiv sind. Man stellt ja Westmere-EX teilweise gegen Itanium und auch die Z-Maschine von IBM, aber auch SPARC. Da kann man nicht auf massiven I/O verzichten, ansonsten kann man auch gleich nen Cluster nehmen, der zich mal billiger ist....