Ivy Bridge E: CPU-Flaggschiff mit bis zu 15 Kernen - weitere Details

Ivy Bridge

Ivy Bridge E: CPU-Flaggschiff mit bis zu 15 Kernen - weitere Details

Moritz Treutwein
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28.01.2013 17:51 Uhr
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Neu
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Über die MDDS-Datenbank hat Intel neue Informationen zu Cloverview, Haswell und Ivy Bridge E veröffentlicht. Am Interessantesten dürften an dieser Stelle die Ivy-Bridge-E-Prozessoren sein - hier wird es insgesamt drei verschiedene Dies mit sechs, zehn und 15 Kernen. Wir stellen Ihnen die neuen Informationen vor.

Ivy Bridge E: CPU-Flaggschiff mit bis zu 15 Kernen - weitere Details Ivy Bridge E: CPU-Flaggschiff mit bis zu 15 Kernen - weitere Details [Quelle: VR-Zone] Der US-amerikanische Chip-Hersteller Intel hat über die MMDS-Datenbank neue Informationen unter anderem zu den Ivy-Bridge-E-Prozessoren veröffentlicht. Hier wird es drei unterschiedliche Dies mit sechs, zehn und 15 Kernen geben. Damit bewahrheiten sich frühere Gerüchte, welche von CPUs mit 15 Kernen und 30 Threads sprachen. Die EX-Serie tritt in die Fußstapfen von Westmere-EX - hier waren das Maximum zehn Kerne und 20 Threads. Beim Sockel kommt LGA 2011 - und nicht wie beim Vorgänger Sockel 1567 - zum Einsatz.

Kleinere Version wären dann eine CPU mit zehn Kernen und 20 Threads - mit ähnlichen Spezifikationen wie Westmere-EX also. Zum Einsatz wird hier vermutlich ein Die mit 15 Kernen kommen, bei dem Recheneinheiten deaktiviert sind. Ein weiter abgespecktes Modell verfügt über sechs Kerne und zwölf Threads - hier wird aller Voraussicht nach ein eigenes Die verwendet. Was das aber für den Desktop-Markt bedeutet, ist nicht bekannt; hier bleibt uns wohl nur Abwarten übrig. Alle weiteren Informationen zu Intel gibt es auf unserer Themenseite.

Quelle: Intel

 
Lötkolbengott/-göttin
30.01.2013 19:31 Uhr
Zitat: (Original von ruyven_macaran;4948050)

Ich weiß nicht, was draus geworden ist - aber eigentlich sollten die SB-E? Chipsätze eine zweite CPU über "PCIe x4" kontaktieren können, um den Laufwerkszugriff zu beschleunigen. Das würde ich mal mit 95% Sicherheit als Dual-DMI-Fähigkeit einstufen. Und da DMI, bis auf ein paar zusätzliche Ansteuerungsdaten eine PCIe-Verbindung ist (auf Controllerebene also 100% PCIe), würde ich selbst eine dreifach-Verbindung für möglich halten, wenn man keine weiteren PCIe-Lanes im System braucht. (und wenn man PCIe-Lanes brauchen sollte, wäre es wiederum irrational, welche für zusätzliche Chipsätze zu opfern)

Betonung liegt auf SOLLTE...

Bei SB-E SOLLTE so einiges machbar sein/gehen, die Realität sieht bei den Multisockel-Systemen aber ein bischen anders aus...

Ich geh jetzt da nicht ins Detail, da 99,99999% der Nutzer eh nie davon etas mitbekommen werden, aber es gibt einige Einschränkungen an diversen Stellen... Mehr kann ich dazu aber nicht sagen.
Moderator
30.01.2013 19:10 Uhr
Zitat: (Original von Skysnake;4945697)
Es wäre durchaus möglich, das man einige der PCI-E 3.0 I/O Pins für QPI missbraucht. Im Bereich der physikalischen Übertragung soll QPI ja praktisch identisch zu PCI-E sein. Wäre also durchaus im Bereich des Möglichen, auch wenn ich nicht so recht dran glauben kann


Man kann alle Pins für alles missbrauchen und die Datenpins werden auch im fraglichen Spannungsbereich liegen, um ganz schlimme Folgen bei Fehleinsetzung zu verhindern. Aber Intel hat in der Vergangenheit schon dann einen mechanisch inkompatiblen Sockel eingeführt, wenn eine CPU in bisherigen Boards einen Teil ihrer Stromsparmöglichkeiten oder eine Displayansteuerung zu wenig hätte nutzen können. Dass die einen QPI-Controller an PCIe-Pins hängen, wage ich sehr stark zu bezweifeln.
Sollten sie tatsächlich 8way auf So2011 realisieren wollen, dann würde ich auf eine PCIe-basierte Verbindung tippen. Entweder mit einem zwischengeschalteten Chip oder, wahrscheinlicher, mit modifizierten Controllern die auch ohne Root/Client-Schema eine Verbindung herstellen können (und ggf. gleich noch ein paar Latenzen streichen, schließlich muss bei einer Intel-Intel-Verbindung nicht jede Enventualität berücksichtigt werden)
Derartige CPUs könnten dann wahlweise als z.B. 2 QPI / 2 PEG / 1x8 arbeiten oder 2 QPI + 2x16interconnect / 1x8. Bislang ist es ja auch nicht gerade üblich, viele CPUs UND viele GPUs zu verbauen, d.h. freie PCIe-Lanes brauchen 8way taugliche CPUs nur verringertem Maße.

Die Anzahl hops will man sich mit nem Standard S2011 auf jeden Fall nicht vorstellen bei einem 8S System


Im Vergleich zu So1567 ist ja schon 4way ein Rückschritt...


Zitat: (Original von Skysnake;4946272)
Westmere-EX hat kein DMI, sondern nur QPI. Deswegen fällt ein Link aber für I/O weg, womit man nur noch 3 Links, wie schon gesagt, für den Interconnect hat. Das ist aber genau die Anzahl die auch S2011 mit dem SB-EP zur Verfügung stellt.


SB-EP hat 2 QPIs, zudem weisen die So1567 Chipsätze ihrerseits zwei Stück auf. In einem 8way System ergeben sich so zwar keine direkteren Verbindungen, aber wenn du es geschickt verschaltest hast du bei 2-Hop-Verbindungen eine Alternativroute über den Chipsatz zur Auswahl, was Bandbreitenengpässe kompensieren könnte. Mit SB-EP alles nicht möglich.

Dann müsste man aber mittels DMI den I/O weiterhin bereitstellen können. Aktuell ist das ja wohl so, das man nur eine CPU an den Chipsatz per DMI anbindet, und den Rest nicht... Das war halt günstig/billig zu machen, da man einfach den Chipsatz für die Single-Sockel Maschinen nutzen konnte.


Ich weiß nicht, was draus geworden ist - aber eigentlich sollten die SB-E? Chipsätze eine zweite CPU über "PCIe x4" kontaktieren können, um den Laufwerkszugriff zu beschleunigen. Das würde ich mal mit 95% Sicherheit als Dual-DMI-Fähigkeit einstufen. Und da DMI, bis auf ein paar zusätzliche Ansteuerungsdaten eine PCIe-Verbindung ist (auf Controllerebene also 100% PCIe), würde ich selbst eine dreifach-Verbindung für möglich halten, wenn man keine weiteren PCIe-Lanes im System braucht. (und wenn man PCIe-Lanes brauchen sollte, wäre es wiederum irrational, welche für zusätzliche Chipsätze zu opfern)
Lötkolbengott/-göttin
30.01.2013 18:54 Uhr
Ich bezog mich hierbei hierauf: Sandy Bridge-E - Wikipedia, the free encyclopedia

Da ist auch von 3 QPI-Ports die Rede. Das scheint aber falsch zu sein, oder zumindest gibt es aktuell nur solche mit 2 QPI-Ports. Müsste man nochmal in das Whitepaper von Intel rein schauen, sofern die das öffentlich zugänglich haben.

Ansonsten zu deiner Frage mit der Anbindung vom Chipsatz. Bei Westmere-EX war es ja noch so, dass der Chipsatz PCI-E bereitgestellt hat. Das fällt nun weg. Man braucht die Chipsatzanbindung aber noch immer für den restlichen I/O, und das ist wichtig bei solchen Maschinen. Man nutzt 8S Systeme nicht aus Spaß, sondern weil man sehr große Shared Memory Systeme braucht, oder eben extrem I/O Intensive große Tasks hat. Und genau da kommen wir eben in die Sackgasse mit dem Chipsatz bei SB. Wenn man die Platten nicht per PCI-E Anbindet, was dann aber wiederum bedeutet, dass JEDE CPU ihre eigenen Platten hat, was dann auch kein Unterschied zu "jede CPU hat ihren eigenen Chipsatz macht", wirds halt problematisch. Man will ja durchaus, dass der I/O so flexibel wie möglich erfolgen kann, um die QPI-Ports nicht unnötig mit schlichtem I/O Traffic zu verstopfen...

Also kurz um, ja man will möglichst einen zentralen Chipsatz für I/O haben, geht da dann aber auch wieder Kompromisse ein.

Wie gesagt, die Systeme sind für sehr sehr große Probleme gedacht, die extrem I/O Intensiv sind. Man stellt ja Westmere-EX teilweise gegen Itanium und auch die Z-Maschine von IBM, aber auch SPARC. Da kann man nicht auf massiven I/O verzichten, ansonsten kann man auch gleich nen Cluster nehmen, der zich mal billiger ist....
Lötkolbengott/-göttin
30.01.2013 15:00 Uhr
Hast du das "physikalisch" überlesen? Alles was du genannt hast ist die Protokollebene, also 1 bis 2 Stufen drüber. Das lässt sich auf elektrische Ebene schon so umbiegen, dass das gehen würde, ich kanns mir nur schwer vorstellen, das man das wirklich macht.


Jedenfalls müsste man inkompatible Mainboards bauen. Ein Mainboard das wahlweise Ivy Bridge/Sandy Bridge-E mit 1/2 QPIs und 40 PCIe Lanes oder 3 QPIs und 16 PCIe Lanes bietet halte ich für fast undenkbar.

Naja, 5 ist nochmal was anderes als die 3 oder nur 2 bei SB-EP, oder gar den einzelnen QPI-Link bei SB-E. Daher ist das absolut kein Argument Wenn du ne 64S Maschine willst, gibt es halt 1. nicht viel Auswahl, und zweitens bieten die anderen auch nicht mehr, oder sogar weniger. Selbst Westemere EX hat nur 4 QPI-Links, wobei einer für I/O abfällt. Du hast also sogar nur 3 QPI-Links für den Interconnect, und genau DA könnte eventuell auch der knackpunkt liegen, warum es eventuell doch geht, wie ich gerade feststellen musste.

Westmere-EX hat kein DMI, sondern nur QPI. Deswegen fällt ein Link aber für I/O weg, womit man nur noch 3 Links, wie schon gesagt, für den Interconnect hat. Das ist aber genau die Anzahl die auch S2011 mit dem SB-EP zur Verfügung stellt. Dann müsste man aber mittels DMI den I/O weiterhin bereitstellen können. Aktuell ist das ja wohl so, das man nur eine CPU an den Chipsatz per DMI anbindet, und den Rest nicht... Das war halt günstig/billig zu machen, da man einfach den Chipsatz für die Single-Sockel Maschinen nutzen konnte.

Mit SB-EX müsste man dann einen Chipsatz bringen, der mehrere DMI Anbindungen verarbeiten kann. Oder man wertet das DMI Interface zu einem QPI Interface auf (wieviele differenzielle Leitungspaare hat denn DMI?). Ich tendiere aber eher zum Aufwerten des Chipsatzes.


Mit Sandy Bridge-E/ Sockel 2011 sind 0, 1 oder 2 QPIs möglich- nicht 3. Mit Sandy Bridge-EN auf Sockel 1356 ist sogar nur 1x QPI möglich.

Und muss denn jeder einzelne CPU direkt an den Chipsatz angebunden sein? Bei Sandy Bridge-E ist das auch nicht der Fall...

[ATTACH=CONFIG]621479[/ATTACH]
Lötkolbengott/-göttin
30.01.2013 11:10 Uhr
Hast du das "physikalisch" überlesen? Alles was du genannt hast ist die Protokollebene, also 1 bis 2 Stufen drüber. Das lässt sich auf elektrische Ebene schon so umbiegen, dass das gehen würde, ich kanns mir nur schwer vorstellen, das man das wirklich macht.

QPI und PCI-E sind beides Übertragungstechniken per Differenziellen Leitungspaaren. Und beide sind apriori NICHT Dublexfähig... Du kannst bei beiden Techniken nur Daten in eine Richtung schicken, und löst es damit, das du eben für hin und rückrichtung einzelne Leitungspaare nutzt. Bei PCI-E hast du 1x, 4x, 8x, 16x und 32x. Bei QPI 20x PCI-E ist auf 4x Splittung ausgelegt. Daher kannst du "einfach" fünf 4er Blöcke zusammenfassen, und du hast auf elektrischer Ebene eigentlich alle Eigenschaften, die du brauchst. Du musst halt "nur" die Ansteuerungslogik im Chip entsprechend anpassen, aber die elektrische (physikalische) Anbindung bzgl Sockel und MB macht eigentlich keinen Unterschied. Die Leiterbahnen und LGAs sehen ja nicht, was da gerade über sie Versucht Signale zu senden.

Ansonsten, bzfl SPARC64:
Naja, 5 ist nochmal was anderes als die 3 oder nur 2 bei SB-EP, oder gar den einzelnen QPI-Link bei SB-E. Daher ist das absolut kein Argument Wenn du ne 64S Maschine willst, gibt es halt 1. nicht viel Auswahl, und zweitens bieten die anderen auch nicht mehr, oder sogar weniger. Selbst Westemere EX hat nur 4 QPI-Links, wobei einer für I/O abfällt. Du hast also sogar nur 3 QPI-Links für den Interconnect, und genau DA könnte eventuell auch der knackpunkt liegen, warum es eventuell doch geht, wie ich gerade feststellen musste.

Westmere-EX hat kein DMI, sondern nur QPI. Deswegen fällt ein Link aber für I/O weg, womit man nur noch 3 Links, wie schon gesagt, für den Interconnect hat. Das ist aber genau die Anzahl die auch S2011 mit dem SB-EP zur Verfügung stellt. Dann müsste man aber mittels DMI den I/O weiterhin bereitstellen können. Aktuell ist das ja wohl so, das man nur eine CPU an den Chipsatz per DMI anbindet, und den Rest nicht... Das war halt günstig/billig zu machen, da man einfach den Chipsatz für die Single-Sockel Maschinen nutzen konnte.

Mit SB-EX müsste man dann einen Chipsatz bringen, der mehrere DMI Anbindungen verarbeiten kann. Oder man wertet das DMI Interface zu einem QPI Interface auf (wieviele differenzielle Leitungspaare hat denn DMI?). Ich tendiere aber eher zum Aufwerten des Chipsatzes.

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