AMD-Roadmap: Carrizo-APUs kommen 2015 - ohne DDR4-Unterstützung, mit Excavator-Kernen
Derzeit geistert eine mutmaßliche AMD-Roadmap durch verschiedene Foren, die einen Ausblick bis 2015 gewährt. Demnach soll der Kaveri-Nachfolger Carrizo ab 2015 auf den Markt kommen. Unterstützung für DDR4 scheint nicht gegeben zu sein. Der Sockel FM2+ bleibt jedoch erhalten.
AMDs Kaveri wird voraussichtlich Mitte Januar 2014 veröffentlicht. Viele Informationen über seinen Nachfolger mit dem Codenamen Carrizo sind bislang nicht bekannt. 2015 wurde als mögliches Erscheinungsjahr angenommen, ebenso solle der Sockel FM2+ erneut verwendet werden. Eine nunmehr aufgetauchte AMD-Roadmap soll diese und weitere Informationen bestätigen. Erhalten bleiben demnach Sockel und die bekannten Bolton-Chipsätze A88X und A78 FCH. Enthusiasten, die auf eine baldige Einführung von DDR4 gehofft haben, könnten enttäuscht werden. Die Roadmap weißt ausschließlich DDR3 als kompatiblen Arbeitsspeicher aus.
Neu hingegen sind die Excavator-Kerne, welche die SteamrollerB-Kerne von Kaveri ablösen sollen. Offensichtlich kommt schon Kaveri mit einer verbesserten Steamroller-Architektur daher. Ebenfalls interessant ist, dass als TDP-Angabe lediglich 65 Watt ausgewiesen werden. Dies könnte ein Resultat aus der 20-Nanometer-Fertigung bei Globalfoundries oder TSMC sein. Unklar bleibt, was sich genau hinter "Next Gen AMD Radeon" verbirgt . HSA und Trueaudio dürften auch bei Carrizo mit an Bord sein. Wenig Neues scheint sich auf der AM3+-Plattform zu tun. AMD plant augenscheinlich noch bis 2015 Vishera-Prozessoren anzubieten. AMD hatte schon vor längerer Zeit angekündigt, sich verstärkt auf seine APU-Plattformen zu konzentrieren. Die längere Produktlebensdauer von Vishera scheint ein Resultat aus dieser Ankündigung zu sein.
Quelle: Hardforum.com
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ich denke mal das wird kommen wenn AMD soweit ist etwas zu Bauen das deutlich mehr Leistung bringt als die FX Serie.
Von mir aus können sie auch FM2+ 6 und 8 Kerner ohne igpu bauen. Denn die brauchen die meisten in der Leistungsklasse eh nicht.
Aber ich gehe davon aus das wenn für Sockel FM Chips gebaut werden können die 6 und mehr kerne haben deren Leistung (IPC) 20% über dem der FX liegt wird da auch sicherlich was kommen. Wenn AMD oben mitspielen kann dann werden sie das auch machen.
Mal sehn obs was wird.
Gruß Sunjy
Ich habe kein Problemm damit das die nur APUs vekaufen, Intel macht es ja auch nicht anders.
Was mich stört ist das sie einfach keine APUs im progrmm haben die eine vernünftige Leistung zum Spielen liefern.
Die sollen mal eine Octa-Core APU raus bringen.
"unabhängig" = "arbeitet selbsständig". Besitzt eigene Verwaltungseinheiten für alle Aufgaben". "Würde auch dann und genauso funktionieren, wenn die anderen nicht da sind."
"pro Kern" = "einem Kern zugeordnet". "mit einem einzelnen Kern besonders assoziiert".
Und ja, wenn die Anbindung über eine Crossbar erfolgen würde, wäre es nicht mehr einzelnen Kernen "zugeordnet". Es blieben aber 2/4 eigenständig agierende Slices. Mit einem monolithischen Cache, der einen zentralen Zugriff auf alle Bereiche bietet (z.B. C2D), ist dies nicht vergleichbar. Eher mit verteilten Caches. Letztlich ist es afaik auch bei AMD möglich, dass direkt auf Daten in einem anderen (L2) Cache zugegriffen wird. (Zumindest war das bei K10 so iirc.) Unterschiede resultieren da auch nur aus dem längeren Zugriffsweg mit Umweg über Interconnects. Da käme aber nie jemand auf die Idee, deswegen von einem einheitlichen L2 Cache zu sprechen, weil die einzelnen Cache-Bereich eben physisch mit je einem Modul(/Kern) assoziiert sind.
Definiere dann mal bitte "unabhängigen L3 pro Kern".
Jeder Cache an sich ist segmentiert durch die Assoziativität, es sei denn er ist vollassoziativ. Im Prinzip ist das halt ein Multiport Cache, wobei jeder Port halt "nur" auf gewisse Bereiche zugreifen kann. Die Ansicht es würde eine Zuordnung zu den Cores bestehen kommt durch den Interconnect zwischen dem Cache und den Cores. Nicht aber vom L3 Cache an sich. Hättest du nen Crossbar dazwischen, würdest du von keiner Zuordnung sprechen.
Die Cores haben auf die Slices hat unterschiedliche Latenzen, deswegen macht eine gewisse Zuordnung Sinn, aber das kommt eben durch den Ringbus und nicht durch die Segmentierung des Caches an sich. Ich bin mir auch gar nicht sicher, welches Protokoll da die Caches synct. Auch hat nicht jeder Slice die volle Assoziativität meines Wissens nach. Daten von einem Core hängen also durchaus auch in den anderen Slices, je nachdem was halt die Cache-Policy macht.
Aus Sicht der Software bzw. Veraltung erscheint es als ein Cache. Hardwareseitig verbaut Intel aber einen unabhängigen L3 pro Kern mit den typischen Vor- und Nachteilen, die das hat.