AMDs AM4 für Zen ist ein PGA-Sockel mit 1.331 Pins
Auf der indischen Importdatenbank zauba.com lässt sich ein Testboard für AMD-APUs auf Basis von Bristol Ridge ausfindig machen, das Informationen zum Sockel AM4 nennt. Der werde demnach 1.331 Pins besitzen und als PGA ausgeführt sein, sodass die Gold-Pins wieder auf dem Prozessor vorzufinden sein werden.
Bisher war klar, dass AMD mit AM4 das Sockel-"Chaos" beseitigen möchte, das man aktuell mit den parallelen Plattformen AM3+, FM2+ und AM1 hat. Dementsprechend werden in AM4-Mainboards sowohl APUs (mit Bristol Ridge zunächst auf Excavator-Basis) als auch reine CPUs (Summit Ridge auf Zen-Basis) laufen. Unklar war bislang allerdings, wie der Sockel AM4 genau aussehen wird. Eine erste Antwort darauf findet sich auf der indischen Importdatenbank zauba.com, in der ein Testboard für Bristol-Ridge-APUs enthalten ist.
Demnach wird AM4 ein PGA-Sockel mit 1.331 Pins. PGA steht für Pin Grid Array und setzt Prozessoren mit den goldenen Kontaktstiften voraus, wie man sie bei AMD im Endkundenbereich seit jeher kennt. Die Webseite bitsandchips.it führt aus, dass es sich bei AM4 genauer um einen µOPGA-Sockel (Organic Pin Grid Array) handle, wie sie AMD bereits zu Athlon-XP- und -64-Zeiten nutzte. AM3+ ist ein PGA-ZIF, ein sogenannter Nullkraft-Sockel (Zero Insertion Force), bei dem man die CPU ohne Druck in den Sockel legen kann. Der durchaus bekannte Leaker "The Stilt" führte bereits vergangenen Monat aus, dass AM4 trotz der 1.331 Pins die gleiche Substrat-Größe von 40 × 40 mm voraussetzen werde und die Pins dementsprechend enger zusammenlägen.
Fraglich ist indes, wofür AMD so viele Pins verwendet. AM3+ hat beispielsweise 942 Kontakte, FM2+ 906. An der gleichzeitigen Unterstützung von DDR3 und DDR4 kann es nicht liegen, wenn man sich Intels LGA 1151 ansieht. Ebenso wenig an dem integrierten FCH (Fusion Controller Hub, analog zu Intels Platform Controller Hub), der bei AMDs Mobile-Plattform FP4 bei 968 Pins unterkommt.
Ganz im Ernst... wer beim Kühlerwechsel die CPU mit raus reißt, der ist selbst schuld. Ich hab bei AM3/+ so oft Kühler verbaut/gewechselt, oder der gleichen, das muss schon mit Gewalt passieren. Jeder normale Mensch zieht zwei Plan zusammenhängende Flächen dich nicht senkrecht auseinander. Entweder dreht man den Kühler etwas dabei, oder hebt schräg, also eine Ecke zuerst. Leute die das nicht tun, Haben auch das Prinzip von Saugnäpfen nicht verstanden.
Also ich könnte mir vorstellen, dass die zusätzlichen Pins zu einem gewissen Teil für wietere PCIe-Lanes verwendet werden könnten, um die doch recht überschaubare Menge derer im AM4 Chipsatz deutlich zu erweitern.
So könnte eine fiktive "Gaming-CPU" bspw. die ausreichende Zahl an Lanes für Crossfire/SLI(z.B. 4x Pcie 3.0 X16) liefern, während die Mainstream CPUs deren weniger bieten und dafür dann auch günstiger wären.
Dafür könnte man die zusätzlichen Pins bestimmt gut nutzen.
Allerdings sehe ich auch eine erhöhte Unfallgefahr bei mehr pins, welche wohl vermutlich auch noch dünner sein werden, wehe dem, der einen CPU-kühler abnehmen will und die Adhäsion die CPU mit aus dem Sockel reißt, was ja bekanntlich eine der Hauptursachen für verbogene Pins ist. Da hat Intel schon ein besseres Arrettierungssystem, denn selbst wenn die Pins an der CPU wären, so wird die CPU von trotzdem einem Metallrahmen im Sockel gehalten.
Ich gehe nicht davon aus, dass AMD überhaupt noch an der Weiterentwicklung von Hyper Transport arbeitet. Öffentlich spricht man jedenfalls nur noch von GMI, das vermutlich auf die mit Seamicro eingekaufte Fabric-Architektur zurückgeht. Hinweise auf einen GMI-Einsatz außerhalb von MCM-Verbindungen über größere Entfernungen oder gar über lösbare Sockel-Verbindungen haben die Gerüchteköche aber nicht finden können.
HT ist doch so ziemlich das gleiche wie QPI, haben beide die gleiche Bandbreite ( 1366. 25,6GB/s bei 6.4GT/s)